TSMC、”円から四角へ”の革命「CoPoS」を2029年量産へ：NVIDIAが最初の顧客、AI半導体のゲームを変える新戦略の全貌

複数の情報筋が伝えるところによると、TSMCは「CoPoS（Chip-on-Panel-on-Substrate）」と呼ばれる次世代パッケージング技術のロードマップを固め、2029年までの量産開始を目指しているという。そして、この技術への最初のアクセスを手にするのは、AIの王者NVIDIAであると報じられている。これは、ムーアの法則の黄昏が囁かれる中、性能向上の新たな活路を切り拓くTSMCの野心的な戦略であり、AI半導体の未来を占う上で極めて重要な転換点となるかも知れない。

CoWoSの限界と”円から四角へ”の必然性

この動きを理解するには、まず現在の主流技術である「CoWoS（Chip-on-Wafer-on-Substrate）」が直面する壁を知る必要がある。CoWoSは、ロジックチップ（GPUなど）とHBM（広帯域メモリ）をシリコン製のインターポーザ（中継基板）上に高密度に実装する、TSMCが誇る2.5Dパッケージング技術だ。NVIDIAのGPUをはじめ、現代の高性能AIアクセラレータの多くがこの恩恵を受けている。

しかし、AIモデルの巨大化は、チップに搭載される演算コアとメモリの量を際限なく要求する。現在のCoWoS技術では、製造の源流である円形のシリコンウェハから切り出せるインターポーザのサイズに物理的な限界があった。最大でも120mm x 150mm程度とされるこの制約は、いわばチップ設計者にとっての「キャンバスの狭さ」となり、性能向上の足枷となりつつあったのだ。

第一に、面積効率の劇的な向上だ。円形のウェハから四角いチップを切り出す際には、どうしても端の部分に無駄が生じる。しかし、最初から四角いパネルを使えば、この無駄を最小限に抑えられる。報道によれば、CoPoSが採用する基板サイズは310mm x 310mmにも達し、現在のCoWoSに比べて実に5倍以上の利用可能面積を確保できる。これは、半導体製造におけるコスト効率を根底から改善する可能性を秘めている。

新技術「CoPoS」の正体：チップ設計の自由度を解き放つ巨大キャンバス

TSMCの野心的なロードマップ：嘉義が築く次世代パッケージング帝国

2026年： 子会社である采鈺（VisEra）に、最初のCoPoSパイロットラインを設立。ここで技術の基礎固めと初期検証が行われる。
2027年： パイロットラインでプロセスの改良と最適化を推進し、パートナー企業の要求を満たす実用レベルのプログラムを確立。
2028年末～2029年： 台湾南部の嘉義サイエンスパークに新設される「AP7」工場にて、大規模な量産を開始。

なぜNVIDIAが最初の乗客なのか？ AI覇権を巡る巨人の同盟

CoPoSが見据える未来：ガラス基板、シリコンフォトニクスとの融合

CoPoSが採用する「パネルレベルパッケージング（PLP）」という概念は、Intelなどが研究開発を進める「ガラス基板」とも軌を一にする。将来的には、より大きく、電気的特性に優れたガラスパネル上にチップを実装する時代が来るかもしれない。CoPoSで培われるノウハウは、その未来への重要な布石となるだろう。

さらに、聯合新聞網が指摘するように、パイロットラインが設立されるVisEraが光技術に強みを持つことは、将来的な「CPO（Co-Packaged Optics）」、すなわちシリコンフォトニクス技術との融合を予感させる。チップ間のデータ伝送を電気信号から光に置き換えることで、データセンターにおける消費電力と遅延という巨大な壁を打ち破る。CoPoSという巨大なプラットフォームは、この光技術を統合する絶好の舞台となる可能性がある。

Sources

聯合新聞網
MoneyDJ
TrendForce: [News] TSMC Reportedly Gears Up for CoPoS Mass Production by 2029, Tapping NVIDIA as First Client

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